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Features
HIGH-SPEED
16K X 16 DUAL-PORT
STATIC RAM
IDT7026S/L
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◆
True Dual-Ported memory cells which allow simultaneous
access of the same memory location
High-speed access
– Commercial: 15/20/25/35/55ns (max.)
– Industrial: 20/25/35/55ns (max.)
– Military: 20/25/35/55ns (max.)
Low-power operation
– IDT7026S
Active: 750mW (typ.)
Standby: 5mW (typ.)
– IDT7026L
Active: 750mW (typ.)
Standby: 1mW (typ.)
Separate upper-byte and lower-byte control for multi-
◆
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◆
IDT7026 easily expands data bus width to 32 bits or more
using the Master/Slave select when cascading more than
one device
M/ S = H for BUSY output flag on Master,
M/ S = L for BUSY input on Slave
On-chip port arbitration logic
Full on-chip hardware support of semaphore signaling
between ports
Fully asynchronous operation from either port
TTL-compatible, single 5V (±10%) power supply
Available in 84-pin PGA and 84-pin PLCC
Industrial temperature range (-40°C to +85°C) is available
for selected speeds
plexed bus compatibility
Functional Block Diagram
R/ W L
UB L
LB L
CE L
OE L
R/ W R
UB R
LB R
CE R
OE R
BUSY R
I/O 8L -I/O 15L
I/O 0L -I/O 7L
(1,2)
BUSY L
I/O
Control
I/O
Control
I/O 8R -I/O 15R
I/O 0R -I/O 7R
(1,2)
A 13L
A 0L
Address
Decoder
MEMORY
ARRAY
Address
Decoder
A 13R
A 0R
14
14
CE L
SEM L
NOTES:
1. (MASTER): BUSY is output; (SLAVE): BUSY is input.
2. BUSY outputs are non-tri-stated push-pull.
?2009 Integrated Device Technology, Inc.
ARBITRATION
SEMAPHORE
LOGIC
M/ S
1
CE R
SEM R
2939 drw 01
JANUARY 2009
DSC 2939/13
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